晶振的构造及工作原理

咱搞硬件的，应该都使用过晶振，上次写开关电源环路的零极点的时候，忽然想到晶振是自己起振的，如果从环路的角度看，应该就是利用的环路不稳定的特性，产生自激振荡。

除此之外，我又想到下面这些问题：

那么我们使用晶体的时候，电路的环路的传递函数是怎么样的呢？

为什么只有晶振的固有频率能振荡起来？

为什么改变匹配电容，就能改变频偏？

为什么晶振电路有的要串电阻，有的没有？有的要并联1M电阻，有的没有？

既然有了兴致，那就借这个机会把晶振的内容好好梳理一下，先从基础开始吧。

晶振分类

首先，晶振一般分为两种，一种叫有源晶振，一种叫无源晶振。

有源晶振也叫晶体振荡器，Oscillator；无源晶振有时也叫无源晶体，Crystal，晶体谐振器。至于哪个名字更专业，更准确，我觉得无需争论，名字只是代号而已，大家工作中沟通能知道说的是什么就行。

简单说有源晶振自己供上电就能输出振荡信号，无源晶体必须额外增加电路才能振荡起来。

以上分类是从使用上面来说的。如果我们单看晶振的内部构造，就会发现，有源晶振内部是包含了一个无源晶振，然后再将阻容，放大等电路也包含进去，整体封装好再给我们用。

关于晶体内部结构，我在B站上看到一个非常清晰的拆解视频，有兴趣可以看看，链接是这个：

https://www.bilibili.com/video/BV1D5411L7aG

有源晶振内部构造包含了无源晶振，所以，一般来说，有源晶振是比无源晶振是要贵的。另外一方面，我们只要了解了无源晶振的特性，有源晶振也就差不多了，毕竟，有源晶振可以看成是无源晶振做成的一个具体电路，供上电，就能输出振荡信号了。

所以，下面我们就只看无源晶振（晶体谐振器）

晶体谐振器构造

首先，晶体谐振器里面的晶体，是指的石英晶体，化学式是二氧化硅SiO2。石英的特点是：热膨胀系数小，Q值高，绝缘。

石英可以做成晶体谐振器，主要是利用了压电效应。压电效应分为正压电效应和逆压电效应，以下是百度百科的定义：

意思对应下图：

晶体的构造示意图：

上图左边是晶体构造的示意图，右边是我们常见的晶振的符号，二者是不是很像？

根据对前面压电效应的理解，晶体可以将电能转化为机械能，然后机械能又能转化为电能。如果给晶体通上交流电，那不就是一会收缩，一会儿膨胀，这不就是机械振动吗？

我们知道，机械振动的物理尺寸和结构固定之后，它本身一般就有一个固有的振动频率。当外加信号的频率与固有振动频率相等时，就会发生共振，产生谐振现象。

显然，晶振的频率，说的就应该是这个固有振荡频率。再从无源晶体也叫“晶体谐振器”，这个“谐振”，应该就是这个意思吧。

除此之外，既然工作原理是机械振动，那么性能自然跟晶体的尺寸和结构非常大的关系。这个我也查了一下，确实如此

晶振频率与切片厚度，切割工艺的关系

切割工艺，就是对晶体坐标轴某种角度去切割。切型有非常多的种类，因为石英是各向异性的，所以不同的切型其物理性质不同，切面的方向与主轴的夹角对其性能有非常重要的影响，比如：频率稳定性，Q值，温度性能等等。

常见的切割类型有两种，AT和BT切。

同种频率的晶振，AT切比BT切的温度系数要小，切片厚度要薄，但是Q值比BT切要低。下面是晶体频率同切片厚度，切割类型的关系：

晶振手册中，也会给出切割类型，不知道兄弟们有没有关注这个参数呢？

特殊的晶振---32.768Khz

从上面看出，AT切的20Mhz晶振的切片很薄，只有0.083mm，但是频率降低到32.768Khz，如果还是AT切的话，厚度就是0.083mm*20Mhz/32.768Khz=50.66mm。显然，这个尺寸太大了。

我们现实中看到的32.768khz的晶振显然是没有这么大的，所以可以肯定的是，32.768Khz的晶振肯定不是AT或是BT切，应该是别的方式。

32.768Khz一般是音叉的结构，就是下面这种：

我想，可能就是因为常规的AT，BT切片方式做不了低频的晶振（尺寸太大），所以这种32.768Khz这样的采用这种音叉结构。

这让我想起当年一开始使用32.768Khz晶振的时候，被迫选了个MC-146封装的，当时还觉得奇怪：别的晶振都能做成3225这种封装的，就你搞特殊，封装长这么奇怪。

小结

本节内容先写这么多吧，主要是查阅资料，总结了下晶振构造相关的，对于硬件设计来说，用处不是特别大，不过了解下也没坏处。

至于开篇提的几个问题，本节是一个问题也没回答，也不着急，后面总会说清楚的，我希望是慢慢从0开始，构建属于自己的知识体系，这样无论遇到什么问题，见过的，没见过的，总能有分析问题的思路。

公众号：硬件工程师炼成之路

晶振电路设计及电路中的各个元器件的具体作用

1 晶振的等效电气特性

（1） 概念

[1] 晶片，石英晶体或晶体、晶振、石英晶体谐振器从一块石英晶体上按一定方位角切下薄片。

[2] 晶体振荡器

在封装内部添加IC组成振荡电路的晶体元件称为晶体振荡器。

（2） 晶振等效电路

图1. 晶振的等效电路

图1 展示了晶振等效的电路。R是ESR串联等效阻抗，L和C分别是晶振等效电感和等效电容。Cp是晶振的伴身电容，其极性取决于晶振的极性。

图2 是晶振的电抗频谱线。

图2. 晶振的电抗频谱线

根据图2，当晶振工作在串联谐振状态下时，电路就似一个纯电阻电路，感抗等于容抗（XL=XC）。串联谐振的频率为：

当晶振工作在并联谐振模式时，晶振表现为感性。该模式的工作频率由晶振的负载决定。对于并联谐振状态的晶振，晶振制造商应该指定负载电容CL.在这种模式下，振动频率由下式给出

在并联谐振模式下，电抗线中fs到fa的斜线区域内，通过调整晶振的负载，如图2,晶振都可以振荡起来。

2 晶振电路的设计

图3所示为推荐的晶振振荡电路图。这样的组成可以使晶振处于并联谐振模式。反相器在芯片内体现为一个AB型放大器，它将输入的电量相移大约180°后输出；并且由晶振，R1,C1和C2组成的π型网络产生另外180°的相移。所以整个环路的相移为360°。这满足了保持振荡的一个条件。其它的条件，比如正确起振和保持振荡，则要求闭环增益应≥1。

图3. 晶振振荡器设计电路

反相器附近的电阻Rf产生负反馈，它将反相器设定在中间补偿区附近，使反相器工作在高增益线性区域。电阻值很高，范围通常在500KΩ ~2MΩ内。

图示的C1，C2就是为晶振工作在并联谐振状态下得到加载电容CL的电容。关于最优的加载电容CL的计算公式为：

这里CS是PCB的漂移电容（stray capacitance），用于计算目的时，典型值为5pf。现在C1和C2选择出来满足上面等式。通常选择的C1和C2是大致相等的。C1和/或C2的数值较大，这提高了频率的稳定性，但减小了环路增益，可能引发起振问题。

R1是驱动限流电阻，主要功能是限制反相器输出，这样晶振不会被过驱动（over driven）。R1、C1组构成分压电路，这些元器件的数值是以这样的方式进行计算的：反相器的输出接近rail-to-rail值，输入到晶振的信号是rail-to-rail的60%，通常实际是令R1的电阻值和的C1容抗值相等，即R1 ≈ XC1。这使晶振只取得反相器输出信号的一半。要一直保证晶振消耗的功率在厂商说明书规定范围内。过驱动会损坏晶振。

理想情况下，反相器提供180°相移。但是，反相器的内在延迟会产生额外相移，而这个额外相移与内在延迟成比例。为保证环路全相移为n360°，π 型网络应根据反相器的延迟情况，提供小于180°的相移。R1的调整可以满足这一点。使用固定大小的C1和C2,闭环增益和相位可随R1变化。如果上述两个条件均得到了满足，在一些应用中，R1可以忽略掉。

一些芯片内置了全部这些外部器件（Rf， R1， C1， and C2），因此消除了电路设计师的烦恼。这种情况下，只要把晶振连接在XTAL和XTAL引脚上即可。

提示：

选择ESR小的晶振，有利于解决起振问题。较小的ESR可以增加环路增益。

在PCB板上缩短线路可以减小漂移电容。这也有利于解决晶振起振和振荡频率的问题。

在工作的温度下和工作的电压范围内经常性测试一下电路，以确保晶振起振和持续振荡。必要的时候调整元器件的数值。

为了取得最好效果，晶振的设计，用至少0.4 Vdd（峰峰值）的电平驱动时钟反相器。调节晶振不能满足要求。为了获得进一步的设计协助，请联系晶振制造商。

为了优化R1，我们推荐先计算C1和C2（前面已经解释过如何计算）。将R1替换成电位计，将其初始值设置到大约XC1。如果需要，调节电位计的设置，直到晶振起振并在稳态条件下保持振荡。

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